计算机组成原理八位全加器,8位全加器-课程设计
发布日期:2022-03-15 11:49:57 浏览次数:11 分类:技术文章

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1、硬件技术课程设计硬件技术课程设计 课题名称课题名称 8 8 位全加器的设计与实现位全加器的设计与实现 组组 名名 组组 员员 班班 级级 12011201 专专 业业计算机科学与技术计算机科学与技术 指导教师指导教师 计算机学院计算机学院 20142014 年年 1212 月月 课题四、课题四、8 8 位全加器的设计与实现位全加器的设计与实现 一、设计任务及要求:一、设计任务及要求: 1设计和实现 8 位全加器,并完成编译、综合、适配、仿真和在 GW48-CP+实验平台 上,实验测试,即选择电路模式 NO.1;键 2、键 1 输入 8 位加数;键 4、键 3 输入 8 位被 加数;数码管 6 。

2、和数码管 5 显示加和;D8 显示进位 COUT。 2请画出时序仿真图 3进行必要的数据测试 2014 年 12 月 10 日 二、成绩:二、成绩: 设计报告 调试答辩 合 计 指导教师签名: 2014 年 月 日 目录目录 一、设计目的 .1 二、设计内容 .1 三、实验原理图.1 半加器原理图.1 1 位全加器原理图.1 4 位全加器原理图.2 8 位全加器原理图.2 锁引脚图.3 四、设计与说明.3 五、时序仿真 .4 六、实验步骤 .5 七、设计总结 .8 八、参考文献.8 8 8 位全加器的设计与实现位全加器的设计与实现 一、设计目的一、设计目的 1、掌握运用 MAX+plusII 。

3、原理图编辑器进行层次电路系统设计的方法。 2、进一步熟悉利用 MAX+plusII 进行电路系统设计的一般流程。 3、掌握 8 位全加器原理图输入设计的基本方法及过程。 二、设计内容二、设计内容 一个 8 位全加器可以由 8 个 1 位全加器构成,加法器间的进位可以以串行方式实现, 即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相连接。而 一个 1 位全加器则可由实验一包装元件入库得到。 三、实验原理图三、实验原理图 半加器原理图:半加器原理图: 1 1 位全加器原理图:位全加器原理图: 1 /8 4 位全加器原理图:位全加器原理图: 8 位全加器原理图:位。

4、全加器原理图: 2 / 8 锁引脚原理图:锁引脚原理图: 四、设计与说明四、设计与说明 8 位全加器可由 2 个 4 位的全加器串联组成,因此,先由一个半加器构成一 个全加器,再由 4 个 1 位全加器构成一个 4 位全加器并封装成元器件。加法器 间的进位可以串行方式实现,即将低位加法器的进位输出 cout 与相临的高位加 法器的最低进位输入信号 cin 相接最高位的输出即为两数之和。最后一个 Cout 输出进位,D8 显示。 3 / 8 五、时序仿真五、时序仿真 1、建立波形文件。为此设计建立一个波形测试文件。选择 File 项及其 New,再 选择右侧 New 窗中的 vector Wav。

5、eform file 项,打开波形编辑窗。 2、输入信号节点。在波形编辑窗的左方双击鼠标,在出现的窗口中选择 Node finder,在弹出的窗口中首先点击 List 键,这时左窗口将列出该项设计所以利 用中间的“=”键将需要观察的信号选到右栏中。 3 设定仿真时间宽度。选择 edit 项及其 End time 选项,在 End time 选择窗中 选择适当的仿真时间域,本次实验由于是八位的全加器,为避免延迟太大不利 于显示,可将 End Time 设置为 50ms,以便有足够长的观察时间和便于分析的 波形仿真波形图。 4、波形文件存盘。选择 File 项及其 Save as 选项,按 OK 。

6、键即可。存盘窗中波 形文件名是默认的(这里是 adder.scf 所以直接存盘即可。 5、运行仿真器。点击 processing 中的 Start simulation 选项,如图是仿真运 算完成后的时序波形。注意,刚进入如图所示的窗口时,应该将最下方的滑标 拖向最左侧,以便可观察到初始波形。 仿真波形图: 4 /8 分组后的仿真图: 六、六、实现步骤实现步骤 1.首先为此工程建立一个放置与此工程相关的所有文件的文件夹,认为工作库 (Work Library)。本项设计我的文件夹取名为 8 位全加器。 2. 选 FileNew,在弹的 New 对话框中选择 Device Design File。

7、s 页的原理图 文件编辑输入项 Block diagramSchematic File,画半加器原理图。 3. 另存自己的工程,将已设计好的图文件命名为:h_adder.bdf,并保存在此 文件夹内。编译通过之后,将该半加器封装入库待设计 1 位全加器的时候调用。 5/8 4. 利用封装后的半加器画 1 位的全加器,并封装成元器件。 5. 利用封装后的 1 位全加器,将 4 个 1 位全加器串行,画 4 位的全加器,并封 装成元器件。 6. 将 2 个 4 位全加器元器件串行,按照实验原理设计 8 位全加器。 7运行并调试成功。 8. 锁引脚,参考课本模式 1 图(注:灯 8 表示结果有无进位。

8、) 。 9. 连接 USB。 按 START 运行。 6/8 9. 测试数据如下: A4+92=36 有进位 D8 亮 62+58=BA 无进位 82+94=16 有进位 D8 亮 7/8 七、设计总结七、设计总结: 通过这次 8 位全加器的设计实验,我们发现自己的动手实践能力还比 较弱,所以以后要多动手。我们在设计实验时也遇到了很多麻烦,如选择 模式时组员中出现了不同意见以及时序仿真不会做等,不过通过和组员的 讨论及向老师请教基本上得以解决,不过时序仿真还不够熟练,需加强。 这次设计,使我们能清楚的了解设计程序和设计步骤、设计思路和硬 件测试,最终能清晰的建立起整体概念。再者组员之间通过不断地磨合, 由一开始的大家手忙脚乱,到后来逐渐适应,按部就班分工合作,工作效 率明显提高。所以也为团队合作的精神感到可贵。 八、参考文献:八、参考文献: 1 潘松,潘明 现代计算机组成原理 科学出版社 2 康华光 电子技术基础数字部分 高等教育出版社 3 张文希、谢明华EDA 技术实验指导书 4 王锁平电子设计自动化(EDA)教程电子科技大学出版社 8/8。

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