时序约束的一点总结。

• 打拍。掌握好时序。

• 手动分配位置，这个不是一定有效。

• 打破层级或者物理综合，或者自动加流水等综合优化参数调整。

• 根据实际情况使用异步时钟策略。

• 换速度更快的片子。

最也进接手一个对时序要求很高的项目，说说小编的一些感受。按照上面这个顺序来设计。

首先要让时序收敛而且使用资源较多，大概就只有两条路可以走：一个是换资源和速度更快的片子，还有就是使用软件进对每个模块进行区域的划分。

设计开始不想改RTL设计，所以使用逻辑锁定工具对每个模块进行了区域的划分。

在划分区域的时候还是有些技巧的，比如一些接口模块尽量离芯片引脚更进一些，联系比较紧密的模块放在一起。

在进行了一段时间的手动调整布局布线和划分区域，最终发现还是有多个路径的时序没有通过，最后还是修改了RTL代码才把问题解决。

所以经过上述研究，修改RTL代码才是关键！而且还有一点非常重要，尽量使用FPGA提供的硬核还有多使用状态机。

就比如说逻辑代码里的计数器，选择器，乘法器等都是用的FPGA 自带的模块而没有自己使用代码去编写。

一般自行设计的逻辑代码，编译器编译后布局布线，是比较杂乱的，用软件查看就知道。

而FPGA 自带的内核都是很有规律放在一些指定位置的，所以时钟频率可以跑的更快布局布线也更加整齐。

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作者：杭州卿萃科技ALIFPGA

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