去耦电容的选择举例
发布日期:2021-05-03 09:31:00 浏览次数:1 分类:技术文章

    在高速时钟电路中,尤其要注意元件的RF去耦问题。究其原因,主要是因为元件会把一部分能量耦合到电源/地系统之中。这些能量以共模或差模RF的形式传播到其他部件中。陶瓷片电容需要比时钟电路要求的自激频率更大的频率,这样可选择一个自激频率在10~30 MHz,边沿速率是2 ns或者更小的电容。同理可知,由于许多PCB的自激范围是200~400 MHz,当把PCB结构看做一个大电容时,可以选用适当的去耦电容。

    在高速时钟电路中,尤其要注意元件的RF去耦问题。究其原因,主要是因为元件会把一部分能量耦合到电源/地系统之中。这些能量以共模或差模RF的形式传播到其他部件中。陶瓷片电容需要比时钟电路要求的自激频率更大的频率,这样可选择一个自激频率在10~30 MHz,边沿速率是2 ns或者更小的电容。同理可知,由于许多PCB的自激范围是200~400 MHz,当把PCB结构看做一个大电容时,可以选用适当的去耦电容,增强EMI的抑制。表5-1和表5-2所示给出了电容选择方面有用的数据。从这两个表中,可以知道由于引线中不可避免存在较小电感,表面安装元件具有更高的(大约两个数量级)自激频率。

    铝电解电容不适用于高频去耦,主要用于电源或电力系统的滤波。

   由实际经验可知,选择不同去耦电容的依据,通常是根据时钟或处理器的第一谐波来选择。但是,町电流是由3次或5次谐波产生的,此时就应该考虑这些谐波,采用较大的分立电容去耦。在达到200~300 MHz以上频率的电流工作状态后,0.1μF与0.01μF并联的去耦电容由于感性太强,转换速度缓慢,不能提供满足需要的充电电流。

在PCB上放置元件时,必须提供对高频RF的去耦。必须确保所选去耦电容能满足可能的要求。考虑自激频率的时候需要考虑对重要谐波的抑制,一般考虑到时钟的5次谐波。以上这些要点对高速时钟电路尤为重要。

对去耦电容容抗的计算是选择去耦电容的基础,表示为

其中,Xc是容抗(Ω);f是谐振频率(Hz);C为电容大小。

选择去耦电容的关键是计算所用电容的容值大小,这里向大家介绍常在高速电路里使用的波形法。

如图1所示,逻辑状态由0转换到1,实际的时钟边沿速率发生了变化。虽然切换位置仍然保持不变,但t1、t2,已改变,这是因为电容充、放电使信号边沿变化变缓的原因。


图1 时钟信号的容性影响

利用表的公式可以计算图1中的时钟边沿变化率。在设计时要注意的是,必须确保最慢的边沿变化率不会影响其工作性能。

傅里叶分析可以从时域到频域对信号进行分析。在射频(RF)频谱分布中,射频能量随频率下降而减少,从而改善了电磁干扰(EMI)的性能。

表 电容方程

在计算去耦电容之前,需要先画出戴维宁等效电路。总的阻抗值等于电路中两个电阻的并联。假定图2所示的戴维宁等效电路中,ZS=150Ω,ZL=1.0 kΩ,那么



图2 戴维宁等效电路

方法一:在已知时钟信号的边沿速率时,用式(5-9)来计算。

其中,当信号的边沿速率tr,单位为ns时,电容最大值Cmax,单位为nF;当tr,单位为ps时,Cmax,单位为pF;R1为网络的总电阻,单位为Ω。

由式(5-9)可知,必须选择适当的电容,使当tr=3.3RC时满足信号上升/下降沿的需要。选择不当会引起基线漂移。这里的基线就是判断逻辑1或0的稳态电平。3.3是时间常数,其3倍等于一个上升时间。
例:(1)如果设计信号的边沿速率为10 ns,电路等效阻抗为130Ω,计算最大电容值为

(2)某信号上、下沿均为8.33ns:频率为80MHz;R为典型的TTL巴参数33Ω;则tr=tf=3.3 ns(为上、下沿的1/4)。计算最大电容值为


方法二:首先决定所要滤除的最高频率,然后用式(5-10)获得在最小信号畸变情况下的最大电容值。

例:在Rt=130Ω的情况下,滤除一个50MHz的信号,在忽略源内阻Zc时,求Cmin。

在使用去耦旁路电容时,需要考虑以下几点:

· 使电容的引线最短,线路电感最小。

· 选择适合的额定电压和介电常数的电容。

· 如果边沿速率的畸变容许3倍于C的大小,应使用大一级的电容标称值。

· 电容安装好后,必须检查是否工作正常。

· 太大的电容会导致信号的过大畸变。

 

 

 

 

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